table registers
| GDTR, IDTR, LDTR, TR |
||||||||||||||||||||
| 1 5 |
1 4 |
1 3 |
1 2 |
1 1 |
1 0 |
9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | internal descriptor cache | ||||
| GDTR | 32-bit base | 16-bit limit |
access rights |
|||||||||||||||||
| 64-bit base | ||||||||||||||||||||
| IDTR | 32-bit base | 16-bit limit |
access rights |
|||||||||||||||||
| 64-bit base | ||||||||||||||||||||
| LDTR selector | 32-bit base | 32-bit limit | access rights |
|||||||||||||||||
| 64-bit base | ||||||||||||||||||||
| TR selector | 32-bit base | 32-bit limit | access rights |
|||||||||||||||||
| 64-bit base | ||||||||||||||||||||
